Intel quebra barreira que limitava o tamanho dos chips e mira a era dos superprocessadores

A Intel validou um processo de encapsulamento livre de vazios para chips que excedem 7 vezes o tamanho do retículo (a área máxima de impressão litográfica em uma única etapa), removendo o principal obstáculo técnico para a produção de encapsulamentos de formato hiperdimensionado (HLFF, na sigla em inglês).

A conquista aconteceu na unidade Fab 9, localizada em Rio Rancho, Novo México, local no qual a companhia já usa tecnologias de encapsulamento avançado, como EMIB e Foveros.

Os resultados foram alcançados por meio de três ajustes:

• Um novo material de preenchimento (underfill) com viscosidade reduzida;
• Uma estratégia de aplicação multiponto em vez da tradicional aplicação pelas bordas;
• Um ciclo de cura otimizado que colapsa bolsas de ar durante o processo.

O que é o encapsulamento e por que ele era o gargalo decisivo

O encapsulamento é a etapa final da montagem de um chip avançado. Consiste em selar as conexões entre as diversas matrizes de silício (os chiplets) e o substrato com uma camada protetora, garantindo que não fiquem espaços vazios que comprometam a condução elétrica e a integridade mecânica do componente.

O material usado nessa selagem precisa fluir por toda a superfície do conjunto antes de endurecer.

Em escalas convencionais, o underfill percorre distâncias de até 43 milímetros em encapsulamentos com pontes EMIB, ou 22 milímetros em designs padrão. Quando os projetos saltam para 5, 7 ou 10 vezes o retículo, a distância de fluxo aumenta drasticamente.

A resistência ao escoamento cresce junto, dificultando a remoção de ar e aumentando o risco de cavidades internas. A equipe de pesquisa e engenharia da Intel Foundry resolveu essa equação com a já mencionada combinação de material, estratégia de aplicação e cura.

A solução validada em três estágios coordenados

Dando mais detalhes sobre o procedimento, o primeiro passo foi a reformulação do próprio underfill. A viscosidade do composto foi reduzida para permitir que o líquido alcance distâncias maiores sem perder a integridade mecânica após endurecer.

A Intel desenvolveu testes de fluxo direto em máquinas de encapsulamento para selecionar as formulações com o melhor equilíbrio entre alcance e confiabilidade.

A segunda etapa alterou a forma como o material é depositado. Em vez de aplicar o selante apenas pelas bordas do conjunto, o novo método utiliza múltiplos pontos de injeção distribuídos. A aplicação multiponto encurta a distância efetiva que cada porção de underfill precisa percorrer e melhora a cobertura total da área.

E, por último, mas não menos importante, foi igualmente importante o ajuste fino do ciclo de cura. Condições otimizadas de temperatura e tempo fazem com que eventuais bolhas de ar que sobrarem sejam eliminadas antes da solidificação final, resultando em encapsulamentos que a empresa classifica como livres de vazios.

Validações práticas em múltiplas escalas de retículo

Com os três ajustes integrados, a Intel validou diferentes configurações de encapsulamento alinhadas às suas arquiteturas de chip com formato hiperdimensionado.

Um encapsulamento baseado em EMIB que ultrapassa 5 vezes o retículo abrigou 18 matrizes de silício, incluindo 12 matrizes de memória de alta largura de banda (HBM, na sigla em inglês). O underfill percorreu distâncias de fluxo de até 40 milímetros sem deixar vazios.

Um encapsulamento EMIB segmentado, ainda maior, superou a marca de 7 vezes o retículo, também com resultado livre de vazios.

Ao mesmo tempo, a solução de encapsulamento tridimensional Foveros atingiu encapsulamento sem vazios nas escalas de 2 e 4 vezes o retículo. O pacote de 2 vezes o retículo completou todos os testes de confiabilidade exigidos.

O que são as tecnologias EMIB e Foveros

EMIB (Embedded Multi-die Interconnect Bridge, ou ponte de interconexão multi-matriz embarcada) é uma tecnologia que insere pequenas pontes de silício diretamente no substrato do encapsulamento para conectar diferentes chiplets lado a lado.

Dentro do pacote, as pontes EMIB-T utilizam camadas de metal com espessura inferior a 2 micrômetros e permitem velocidades de 64 gigabits por segundo em cada canal, atendendo às demandas de comunicação entre chips e entre chip e memória exigidas por cargas de trabalho de inteligência artificial.

Por sua vez, Foveros é a tecnologia de empilhamento tridimensional da Intel, que sobrepõe matrizes de silício verticalmente, reduzindo a distância física entre elas e aumentando a densidade de interconexões.

Nos testes de validação, o Foveros alcançou encapsulamento livre de vazios tanto na escala de 2 quanto na de 4 vezes o retículo.

Os outros desafios dos encapsulamentos de formato hiperdimensionado

Além do encapsulamento, a criação de pacotes HLFF com dimensões de 240 milímetros por 240 milímetros, alcançando 24 vezes o tamanho do retículo, exige soluções simultâneas em outras cinco situações críticas.

Velocidade de dados dentro e fora do pacote

Para a comunicação que deixa o encapsulamento rumo a outros componentes do sistema, a pesquisa da Intel avalia duas abordagens principais para atingir a meta de 448 Gbps (gigabits por segundo), projetada como próximo patamar de velocidade externa pela indústria.

A primeira é o uso de conectores de cabo de cobre co-encapsulados. A segunda é a óptica co-encapsulada, que substitui sinais elétricos por luz em parte do caminho.

Entrega eficiente de energia elétrica

Roteirizar a alimentação elétrica a partir das bordas do encapsulamento se tornou cada vez mais ineficiente conforme as dimensões crescem. A solução proposta coloca capacitores de silício diretamente no substrato, posicionados abaixo dos chips.

Cada bloco principal do chip (chamado de retículo) possui um pequeno “tanque reserva” de eletricidade com capacidade de 1 mF (milifarad). Além disso, ao colocar os controladores de energia dentro do próprio corpo do chip, o sistema consegue reagir e corrigir variações de energia de forma muito mais rápida.

Redundância para viabilizar a fabricação econômica

Em um pacote HLFF, uma única via de comunicação defeituosa pode inutilizar uma área enorme de silício. A equipe propõe adicionar de três a quatro vias sobressalentes a cada conjunto de 64 ativas.

A medida eleva o rendimento do feixe de aproximadamente 97% para mais de 99%, uma diferença que determina a viabilidade econômica da produção nessas escalas.

Controle de empenamento

Os modelos da equipe de pesquisa indicaram empenamento livre de até 7 milímetros à temperatura ambiente, deformação suficiente para romper conexões elétricas e comprometer o contato térmico com o sistema de resfriamento.

A solução para combater esse problema combina anéis espessos de reforço, substratos com núcleo de vidro de baixa expansão térmica e um processo de solda com múltiplas esferas.

Durante a operação, o hardware de resfriamento aplica uma força superior a aproximadamente 4.500 newtons para manter o pacote quase plano.

Gerenciamento térmico em escala de quilowatts

Os encapsulamentos HLFF funcionam com potência total entre 15 e 25 kW (quilowatts) e apresentam áreas específicas que exigem resfriamento agressivo, pois aquecem demais.

Em vez de uma única e gigantesca placa fria, a arquitetura proposta é modular e baseada em células, com zonas térmicas controladas de forma independente e sensores embarcados. Cada módulo é projetado para escalar além de 5 kW de capacidade de resfriamento.

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A trajetória da unidade de Rio Rancho e os próximos passos

Katie Prouty, gerente da Fab 9 em Rio Rancho, contextualiza a transformação da unidade: nos anos 1980, o local liderava a fabricação de wafers de 6 polegadas. Mais de 40 anos depois, a mesma instalação se tornou a líder nos Estados Unidos em encapsulamento avançado.

Com a barreira do encapsulamento superada, a Intel projeta escalar os pacotes para além de 7 vezes o retículo no curto prazo, rumo a mais de 12 vezes, e eventualmente adotar encapsulamentos em nível de painel, que levam o fator de escala para além de 50 vezes o retículo.

Os substratos de vidro produzidos em Rio Rancho são apontados como componentes centrais desses chips com formato hiperdimensionado.

Para finalizar esta (longa) matéria, ressaltamos que a Intel e TSMC disputam ativamente o segmento de encapsulamento em painel, onde os pacotes são montados em superfícies maiores que os wafers tradicionais, permitindo integrar um número ainda maior de chiplets em um único produto final.

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Fonte: WCCFtech