Nova tecnologia pode acabar com um dos maiores problemas das GPUs de IA: o calor da memória HBM
A memória HBM pode estar prestes a mudar de posição, no sentido literal. Dois grupos de pesquisa, um na Coreia do Sul e outro no Japão, propõem virar os chips DRAM de lado, coloca…
A memória HBM pode estar prestes a mudar de posição, no sentido literal. Dois grupos de pesquisa, um na Coreia do Sul e outro no Japão, propõem virar os chips DRAM de lado, colocando-os em pé em vez de empilhá-los uns sobre os outros, para resolver o maior gargalo térmico dos aceleradores de IA.
As propostas, batizadas de V-Die e MOSAIC, foram apresentadas em junho no IEEE Symposium on VLSI Technology and Circuits, um dos eventos mais respeitados da indústria de semicondutores.
Nas simulações do projeto coreano, o resultado impressiona: 540 tokens por segundo em uma carga de trabalho do porte do GPT-3, contra 296 tokens do HBM4, tudo com a pilha de memória operando a apenas 45 °C.
Por que o empilhamento tradicional virou um forno
O desenho atual da HBM empilha camadas de DRAM na vertical, conectadas por TSVs (vias de Silício), e posiciona o conjunto colado ao processador. O caminho curto e largo dos dados explica as taxas de terabytes por segundo que alimentam os aceleradores de inteligência artificial, como a NVIDIA B300 e seus 288 GB de HBM3E.
O mesmo formato, porém, cria uma armadilha térmica: o calor gerado nas camadas inferiores precisa atravessar Silício, materiais de colagem e estruturas de encapsulamento até alcançar o dissipador, e pilhas cada vez mais altas agravam o problema.
Há ainda um custo em espaço, pois as TSVs consomem área que poderia abrigar células de memória, e o aumento da largura de banda pressiona a integridade de sinal e o preço do encapsulamento. Sistemas densos de HBM costumam trabalhar acima dos 80 °C.
V-Die: chips em pé com canais de líquido no meio
A proposta coreana vem do UNIST (Instituto Nacional de Ciência e Tecnologia de Ulsan) e elimina as TSVs por completo. Cada die de DRAM fica em pé, com entrada e saída de dados pela própria borda inferior, conectada diretamente ao substrato com ligações a cada 20 micrômetros.
“O layout quadruplica o número de conexões em relação ao HBM4 e corta o tempo de leitura da memória em 37%”, afirma a equipe do UNIST na apresentação do projeto no simpósio.
A posição vertical libera a superfície dos chips para o resfriamento. O V-Die insere canais microfluídicos de refrigeração líquida entre os dies adjacentes, extraindo o calor na origem, e a pilha passa a funcionar como uma matriz de aletas de dissipador.
| Métrica | V-Die | HBM4 |
|---|---|---|
| Tokens por segundo (simulação GPT-3) | 540 | 296 |
| Temperatura da pilha | ~45 °C | Acima de 80 °C |
| Conexões com o substrato | 4x mais | Base de comparação |
| Latência do primeiro token | 32% menor (~24 ms) | Base de comparação |
A simulação usou uma pilha de 16 dies pareada com hardware da classe da NVIDIA H100. O porém: o V-Die ainda é uma arquitetura proposta, com protótipo em construção para validar o comportamento térmico e elétrico no mundo real.
MOSAIC: dados transmitidos sem contato físico
O projeto japonês, liderado pela Universidade de Tóquio, ataca o problema de fabricação da pilha deitada. Com dezenas de dies virados de lado, variações de poucos micrômetros na espessura se acumulam e desalinham os contatos elétricos do hardware de IA.
A saída foi radical: transmitir os dados sem contato metálico. O MOSAIC usa bobinas indutivas minúsculas nos chips e no substrato, e a corrente em uma bobina induz o sinal na vizinha, tolerando desalinhamentos de montagem. Apenas a energia chega por contatos físicos nas laterais do cubo de memória.
O protótipo alcançou 4 Gbps por canal e demonstrou integração 3D sem TSVs. Segundo os pesquisadores, a estrutura dobra a capacidade da classe HBM4 em configuração com DRAM sobre a GPU, sem elevação relevante de temperatura.
Uma variante com microbumps, apresentada na conferência ECTC, mostrou condutividade térmica 3 vezes maior que o empilhamento convencional e 30% mais capacidade.
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SK hynix e Samsung atacam o calor sem deitar os chips
As fabricantes comerciais correm por fora com soluções menos radicais. A SK hynix já mostrou a iHBM, que embute elementos de resfriamento na interface da memória e reduz a resistência térmica em 30%, enquanto a Samsung exibiu na Computex um mockup de HBM5 com o bloco dissipador Heat Path Block.
Todas essas abordagens, porém, preservam o empilhamento vertical tradicional. É exatamente essa convenção que V-Die e MOSAIC desafiam, ao lado de outras apostas em desenvolvimento, como a memória ZAM de SoftBank e Intel e a 3D X-DRAM da NEO Semiconductor.
Nenhum dos dois projetos acadêmicos está perto da produção comercial, e faltam provas de escala, rendimento e custo. O incentivo para acelerar existe: a demanda por HBM já drena a capacidade das fábricas e empurra o preço da RAM doméstica para cima, com projeções de alta de até 100% no valor médio da HBM em 2027.
